Mensaje de Gate News, 23 de abril — TSMC dio a conocer nuevas tecnologías de fabricación y empaquetado diseñadas para que los chips sean más pequeños y rápidos, al tiempo que anunció que continuará utilizando las actuales máquinas EUV de ASML en lugar de adoptar herramientas de litografía High-NA más nuevas.
El proceso A13 de la compañía está orientado a entrar en producción en 2029, mientras que N2U representa una opción de menor costo para chips de teléfonos inteligentes, laptops y de IA. Para 2028, TSMC pretende empaquetar 10 chips grandes con 20 pilas de memoria, en comparación con el diseño Vera Rubin de Nvidia, que incluye dos chips de cómputo y ocho pilas de memoria.
La decisión contrasta con la de los competidores que avanzan más rápido con la tecnología High-NA. Intel ya instaló el sistema High-NA Twinscan EXE:5200B de ASML y espera producción de riesgo en 2027 con salida en volumen en 2028. Samsung recibió su primer escáner High-NA a finales de 2025 y el segundo en la primera mitad de 2026, mientras que SK Hynix instaló una herramienta High-NA EUV en septiembre de 2025. La elección de TSMC refleja consideraciones de costo y riesgo más que un rechazo total de la tecnología High-NA EUV.
Los analistas señalaron que desafíos como la gestión del calor, la expansión de materiales y la aparición de fisuras siguen sin resolverse. ASML mantiene un cuasi monopolio en los sistemas EUV, con ZEISS SMT, Lam Research y Applied Materials posicionadas para beneficiarse del ciclo de gasto. El fabricante chino de chips SMIC sigue sin poder comprar herramientas EUV debido a restricciones de exportación.
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