Seulement 1 nanomètre, consommation d'énergie minimale ! Une équipe de l'Université de Pékin réalise une avancée importante dans le domaine des puces

Selon le message officiel de l’École d’électronique de l’Université de Pékin, l’Université de Pékin a réalisé une avancée révolutionnaire dans le domaine des mémoires non volatiles. L’équipe de Qiu Chenguang et Peng Lianmao de l’École d’électronique a réussi à réduire la longueur physique de la grille des transistors ferroelectriques à une limite de 1 nanomètre, créant ainsi le transistor ferroelectrique de la taille la plus petite et de la consommation d’énergie la plus faible à ce jour, offrant un support clé pour l’amélioration de la puissance de calcul et de l’efficacité énergétique des puces IA. Les résultats de cette recherche ont été publiés en ligne dans la revue Science Advances.

Voici le texte original de l’article :

L’équipe de Qiu Chenguang et Peng Lianmao de l’École d’électronique a développé le transistor ferroelectrique à consommation d’énergie la plus faible au monde

L’Université de Pékin a réalisé une avancée révolutionnaire dans le domaine des mémoires non volatiles. L’équipe de Qiu Chenguang et Peng Lianmao de l’École d’électronique a pour la première fois proposé le « transistor ferroelectrique à ultra-faible consommation d’énergie à grille nanométrique ». En concevant de manière ingénieuse la structure du dispositif de stockage ferroelectrique, en introduisant l’effet de concentration du champ électrique de la grille nanométrique, ils ont développé un transistor ferroelectrique capable de fonctionner à une tension ultra-faible de 0,6 V, avec une consommation d’énergie réduite à 0,45 fJ/μm, et dont la longueur physique de la grille a été réduite à une limite de 1 nanomètre, ce qui en fait le plus petit et le moins énergivore au monde à ce jour, offrant de nouvelles perspectives pour la construction de puces à haute performance en dessous de 1 nanomètre et pour l’architecture de puces IA à haute puissance de calcul. Ce résultat révolutionnaire, intitulé « Nanogate ferroelectric transistors with ultralow operation voltage of 0.6 V », a été publié en ligne dans la revue Science Advances, une sous-revue de Science.

Capture d’écran de l’article

Les dispositifs logiques et de stockage sont les deux composants fondamentaux pour la construction de circuits intégrés. Les unités logiques constituent le « centre de calcul et de contrôle » de la puce, tandis que les unités de stockage forment le « dépôt de données » de la puce, représentant plus de 70 % de la taille du marché des circuits intégrés. Sous l’impulsion de la loi de Moore, les transistors logiques ont constamment amélioré leurs performances grâce à la miniaturisation des processus et à l’itération des architectures. Aujourd’hui, l’industrie a réussi la production en masse de puces logiques en technologie de 2 nanomètres, et les transistors CMOS fonctionnent à une tension aussi basse que 0,7 V. Cependant, par rapport à cela, les mémoires non volatiles ont vu leur performance évoluer relativement lentement au fil des décennies. La technologie de mémoire Flash non volatile dominante ne peut pas être miniaturisée jusqu’aux nœuds avancés ; le plus critique est que l’écriture et l’effacement des données dans la mémoire Flash nécessitent une tension supérieure à 5 V. Par conséquent, les puces existantes doivent intégrer des circuits de conversion de tension entre les unités logiques et la mémoire non volatile, ce qui entraîne une augmentation de la surface, de la consommation d’énergie et d’autres problèmes. Plus important encore, l’architecture moderne des puces IA repose sur l’optimisation du flux de données, et le décalage de tension entre la logique et la stockage entraîne une mauvaise interopérabilité des données, ce qui freine gravement la puissance de calcul des puces IA et augmente considérablement la consommation d’énergie.

Perspectives sur l’évolution de la tension des puces logiques et de stockage et la structure de stockage ferroelectrique à grille nanométrique compatible avec l’industrie

Les transistors ferroelectriques utilisent la polarisation inversée du matériau ferroelectrique pour stocker des données, ce qui en fait une mémoire semi-conductrice très prometteuse dans la technologie post-Moore, largement suivie par le monde académique et industriel. Grâce à leur mécanisme de stockage bistable de polarisation et à leur structure à trois terminaux, ils offrent la possibilité de construire une architecture intégrée de calcul et de stockage non volatile, réalisant la parfaite combinaison entre stockage et calcul à haute vitesse, une technologie clé pour briser le « mur de stockage » et révolutionner l’architecture fondamentale de l’intelligence artificielle. Cependant, jusqu’à présent, en raison des limites physiques de la tension de coercivité des ferrements plats, les transistors ferroelectriques traditionnels nécessitent une tension supérieure à 1,5 V pour réaliser la polarisation ferroelectrique et l’effacement des données. Bien que supérieur à la Flash, il est théoriquement impossible pour un transistor ferroelectrique conventionnel de réduire la tension en dessous de 0,7 V, ce qui ne permet pas de l’adapter à la tension logique. La question de réaliser une technologie de stockage à ultra-basse tension inférieure à 0,7 V est essentielle pour briser le « mur de stockage » et améliorer la puissance de calcul des puces IA.

Caractérisation électrique du transistor ferroelectrique à grille nanométrique à ultra-basse tension

Dans cette étude, l’équipe de Qiu Chenguang et Peng Lianmao a pour la première fois proposé la « structure de transistor ferroelectrique à grille nanométrique » et le « mécanisme d’amplification du champ électrique par la grille nanométrique ». En optimisant la structure du dispositif, ils ont habilement réduit la taille de l’électrode de grille à l’échelle nanométrique. En exploitant l’effet de concentration du champ électrique au sommet de la grille nanométrique, ils ont créé une zone de concentration de champ électrique fortement localisée dans la couche ferroelectrique, amplifiant efficacement l’intensité du champ local, ce qui a considérablement réduit la tension de coercivité du ferromère, dépassant la limite de tension de coercivité des ferrements plats conventionnels, brisant la croyance selon laquelle « faible tension ne peut pas coexister avec un champ électrique coercitif élevé », et réalisant une tension de fonctionnement ultra-faible de 0,6 V, ramenant la tension de stockage ferroelectrique au niveau de la tension logique. Le transistor ferroelectrique développé présente une consommation d’énergie aussi faible que 0,45 fJ/μm, un ordre de grandeur supérieur aux précédentes publications internationales, avec une vitesse de stockage proche de 1 nanoseconde. Cette étude a pour la première fois découvert en contexte international que le transistor ferroelectrique possède un avantage de miniaturisation dimensionnelle inattendu : lorsque la longueur physique de la grille est réduite à 1 nanomètre, le champ électrique se concentre et s’amplifie de manière significative, améliorant ainsi les caractéristiques de stockage ferroelectrique. Cela montre que la mémoire ferroelectrique présente un avantage évident pour la construction de puces en technologie sous-nanomètre.

Analyse du mécanisme de faible consommation du transistor ferroelectrique à grille nanométrique

(Source : Caixin)